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数字电路试题及答案

2023-06-01 08:40:50 收藏本文 下载本文

“ChR1s”通过精心收集,向本站投稿了10篇数字电路试题及答案,下面小编给大家整理后的数字电路试题及答案,欢迎阅读!

数字电路试题及答案

篇1:数字电路笔试题

数字电路笔试题

1、同步电路和异步电路的区别是什么?(仕兰微电子)

2、什么是同步逻辑和异步逻辑?(汉王笔试)

同步逻辑是时钟之间有固定的因果关系,异步逻辑是各时钟之间没有固定的因果关系。

3、什么是“线与”逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用

oc门可能使灌电流过大,而烧坏逻辑门。同时在输出端口应加一个上拉电阻。

4、什么是Setup 和Holdup时间?(汉王笔试)

5、setup和holdup时间,区别.(南山之桥)

6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)

7、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA

.11.06 上海笔试试题)

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发

器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上

升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个

数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time

不够,数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信

号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如

果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现

metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时

间,那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微

电子)

9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)

在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致

叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决

方法:一是添加布尔式的消去项,二是在芯片外部加电容。

10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)

常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之

间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需

要在输出端口加一上拉电阻接到5V或者12V。

11、如何解决亚稳态。(飞利浦-大唐笔试)

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚

稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平

上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无

用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC设计中同步复位与 异步复位的区别。(南山之桥)

13、MOORE 与 MEELEY状态机的特征。(南山之桥)

14、多时域设计中,如何处理信号跨时域。(南山之桥)

15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试)

Delay < period - setup – hold

16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延

迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华

为)

17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决

定最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)

18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA

2003.11.06 上海笔试试题)

20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,

使得输出依赖于关键路径。(未知)

21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优

点),全加器等等。(未知)

22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And also explain the

operation region of PMOS and NMOS for each segment of the transfer curve? (威

盛笔试题circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define

the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)

27、用mos管搭出一个二输入与非门。(扬智电子笔试)

28、please draw the transistor level schematic of a cmos 2 input AND gate and

explain which input has faster response for output rising edge.(less delay

time)。(威盛笔试题circuit design-beijing-03.11.09)

29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路。(Infineon笔

试)

30、画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)

31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)

32、画出Y=A*B+C的cmos电路图。(科广试题)

33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)

34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子)

35、利用4选1实现F(x,y,z)=xz+yz'。(未知)

36、给一个表达式f=[被过滤]x+[被过滤]x+[被过滤]xx+[被过滤]x用最少数量的与非门实现(实际上就是化

简)。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。

(Infineon笔试)

38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什

么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)

39、用与非门等设计全加法器。(华为)

40、给出两个门电路让你分析异同。(华为)

41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)

42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的'个数比0

多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制,

(未知)

43、用波形表示D触发器的功能。(扬智电子笔试)

44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)

45、用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)

46、画出DFF的结构图,用verilog实现之。(威盛)

47、画出一种CMOS的D锁存器的电路图和版图。(未知)

48、D触发器和D锁存器的区别。(新太硬件面试)

49、简述latch和filp-flop的异同。(未知)

50、LATCH和DFF的概念和区别。(未知)

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

(南山之桥)

52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)

53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)

54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)

55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?

56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出

carryout和next-stage. (未知)

57、用D触发器做个4进制的计数。(华为)

58、实现N位Johnson Counter,N=5。(南山之桥)

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰

微电子)

60、数字电路设计当然必问Verilog/VHDL,如设计计数器。(未知)

61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥)

62、写异步D触发器的verilog module。(扬智电子笔试)

module dff8(clk , reset, d, q);

input clk;

input reset;

input [7:0] d;

output [7:0] q;

reg [7:0] q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

63、用D触发器实现2倍分频的Verilog描述? (汉王笔试)

module divide2( clk , clk_o, reset);

input clk , reset;

output clk_o;

wire in;

reg out ;

always @ ( posedge clk or posedge reset)

if ( reset)

out <= 0;

else

out <= in;

assign in = ~out;

assign clk_o = out;

endmodule

64、可编程逻辑器件在现代电子设计中越来越重要,请问:a) 你所知道的可编程逻辑器

件有哪些? b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。(汉王笔试)

PAL,PLD,CPLD,FPGA。

module dff8(clk , reset, d, q);

input clk;

input reset;

input d;

output q;

reg q;

always @ (posedge clk or posedge reset)

if(reset)

q <= 0;

else

q <= d;

endmodule

65、请用HDL描述四位的全加法器、5分频电路。(仕兰微电子)

66、用VERILOG或VHDL写一段代码,实现10进制计数器。(未知)

67、用VERILOG或VHDL写一段代码,实现消除一个glitch。(未知)

68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差,很容易误解

的)。(威盛VIA 2003.11.06 上海笔试试题)

69、描述一个交通信号灯的设计。(仕兰微电子)

70、画状态机,接受1,2,5分钱的卖报机,每份报纸5分钱。(扬智电子笔试)

71、设计一个自动售货机系统,卖soda水的,只能投进三种硬币,要正确的找回钱

数。 (1)画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计

的要求。(未知)

72、设计一个自动饮料售卖机,饮料10分钱,硬币有5分和10分两种,并考虑找零:(1)

画出fsm(有限状态机);(2)用verilog编程,语法要符合fpga设计的要求;(3)设计

工程中可使用的工具及设计大致过程。(未知)

73、画出可以检测10010串的状态图,并verilog实现之。(威盛)

74、用FSM实现101101的序列检测模块。(南山之桥)

a为输入端,b为输出端,如果a连续输入为1101则b输出为1,否则为0。

例如a: 0001100110110100100110

b: 0000000000100100000000

请画出state machine;请用RTL描述其state machine。(未知)

75、用verilog/vddl检测stream中的特定字符串(分状态用状态机写)。(飞利浦-大唐

笔试)

76、用verilog/vhdl写一个fifo控制器(包括空,满,半满信号)。(飞利浦-大唐笔试)

77、现有一用户需要一种集成电路产品,要求该产品能够实现如下功能:y=lnx,其中,x

为4位二进制整数输入信号。y为二进制小数输出,要求保留两位小数。电源电压为3~5v假

设公司接到该项目后,交由你来负责该产品的设计,试讨论该产品的设计全程。(仕兰微

电子)

78、sram,falsh memory,及dram的区别?(新太硬件面试)

79、给出单管DRAM的原理图(西电版《数字电子技术基础》作者杨颂华、冯毛官205页图9

-14b),问你有什么办法提高refresh time,总共有5个问题,记不起来了。(降低温

度,增大电容存储容量)(Infineon笔试)

80、Please draw schematic of a common SRAM cell with 6 transistors,point out

which nodes can store data and which node is word line control? (威盛笔试题

circuit design-beijing-03.11.09)

81、名词:sram,ssram,sdram

名词IRQ,BIOS,USB,VHDL,SDR

IRQ: Interrupt ReQuest

BIOS: Basic Input Output System

USB: Universal Serial Bus

VHDL: VHIC Hardware Description Language

SDR: Single Data Rate

压控振荡器的英文缩写(VCO)。

动态随机存储器的英文缩写(DRAM)。

名词解释,无聊的外文缩写罢了,比如PCI、ECC、DDR、interrupt、pipeline、

IRQ,BIOS,USB,VHDL,VLSI VCO(压控振荡器) RAM (动态随机存储器),FIR IIR DFT(离散

傅立叶变换)或者是中文的,比如:a.量化误差 b.直方图 c.白平衡

篇2:数字电路课件

一、基础分析

要教好这门课程,就必需要让学生产生浓厚的学习兴趣,要达到这一目的光说说是不行的,要让学生知道在生活中的应用,相信数字电路学起来简单,并提供一些切实可行的学习方法,适当提出一些合理化要求。并就该课程的教法说与同学听,听取学生的意见,争取能用学生喜欢的方式去教育学生,为了学生的一切出发,达到教好这门课程的目的,让学生学有所获。

二、学科分析

该学科他可以独成一体,学习起来与以前的专业知识联系不大,与数学关系不密切。应用相当广泛。在我们生活的方方面面都有应用, 20世纪90年代开始,整个社会进入数字化、信息化、知识化时代,数字技术与国民经济和社会生活的关系日益密切。计算机、计算机网络、通信、电视及音像传媒、自动控制、医疗、测量等无一不纳入数字技术并获得较大技术进步。例:Internet 、程控电话、移动通信、可视电话、会议电视、数字电视、数字相机、VCD 、DVD、交通灯、广告牌等等。要求有一定的想象力,要有严谨的思维习惯。要求同学们要建立起信心,做好准备来学好该科目。

三、数字电路的特点及分析方法

数字通信系统:抗干扰能力强,保密性好,容量大;(例如手机)

数字化测量: 精度高,功能完备,具有数控测试功能:(例如数字示波器)

数字设备:精度高、功能完备、智能化。(扩展讲数字电视和数码照相机)

计算机: 最具代表性的数字系统,具有极强的信息处理和控制能力。

要从生活应用出发来讲数字电路的应用,为了发掘学生的学习积极性,让学生例兴数字电路在生活产品中的应用。

作用:提高学生的学习兴趣,提升学生的欣赏品位,扩宽学生视野。

四、数字电路学习资料来源 (以提高学生的学习兴趣,扩宽知识面)

1.《电子技术基础》不同版本教材(例如康华光主编)

2.《555集成电路应用手册>

3.《电子报》

五、小结、布置作业

该堂课的主要目的是培养学生的学习积极性,并指导学生如何学好《数字电路》,针对学生的实际情况,做出分析,以利于该科目能够让学生真正学到些东西。并以二极管的开关特性为重点,以三极管的开关特性为辅来让学生初步认识了数字电路。知识宜浅不宜深,以培养学生的学习积极性。

布置作业:

1.你用过哪些数字电路产品,请列出3到10个较为典型的例子。并就其中的.一二个产品说明他的功能及优点和缺点。

2.你认为的数字电路该如何学?

六、答疑

篇3:数字电路课件

一、复习旧课

问题:1. 数字的特点

2. 数字信号与模拟信号的比较

二、针对新课内容提出问题

1. 什么是二、十、八、十六进制数?

2. 怎么将二、八、十六进制数转换为十进制数?

三、自学、讨论阶段

在此阶段,教师要注意观察学生学习情况,对问题可以适当引导,但是不能透露答案,对违反课堂纪律的同学(玩手机、看报纸杂志、睡觉、聊天等)要重点提醒,维持好课堂纪律,并注意时间的控制。

四、提问、评定、讲解阶段

十进制是日常生活中最常使用的进位计数制。在十进制数中,每一位有0~9十个数码,所以4计数的基数是10。超过9的数必须用多位数表示,其中低位和相邻高位之间的进位关系是“逢十进一”。

二进制数的进位规则是“逢二进一”,其进位基数R=2, 每位数码的取值只能是0或1,每位的权是2的幂。

八进制数的进位规则是“逢八进一”,其基数R=8

十六进制数的特点是:

① 采用的 16 个数码为0、1、2、…、9、A、B、C、D、E、F。 符号A~F分别代表十进制数的10~15。

② 进位规则是“逢十六进一”,基数R=16,每位的权是16的幂。

五、答疑

就本次课的内容个别答疑、辅导。

六、就新课内容提出问题

1. 怎么将十进制数转换为二、八、十六进制数?

2. 常用的码制有哪些?有什么特点?

篇4:数字电路笔试题目

数字电路笔试题目

1、同步电路和异步电路的区别是什么?(仕兰微电子)

2、什么是同步逻辑和异步逻辑?(汉王笔试)

同步逻辑是时钟之间有固定的因果关系,异步逻辑是各时钟之间没有固定的因果关系。

3、什么是“线与”逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用

oc门可能使灌电流过大,而烧坏逻辑门。同时在输出端口应加一个上拉电阻。

4、什么是Setup 和Holdup时间?(汉王笔试)

5、setup和holdup时间,区别.(南山之桥)

6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)

7、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA

.11.06 上海笔试试题)

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发

器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上

升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个

数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time

不够,数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信

号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如

果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现

metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时

间,那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微

电子)

9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)

在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致

叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决

方法:一是添加布尔式的消去项,二是在芯片外部加电容。

10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)

常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之

间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需

要在输出端口加一上拉电阻接到5V或者12V。

11、如何解决亚稳态。(飞利浦-大唐笔试)

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚

稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平

上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无

用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC设计中同步复位与 异步复位的区别。(南山之桥)

13、MOORE 与 MEELEY状态机的特征。(南山之桥)

14、多时域设计中,如何处理信号跨时域。(南山之桥)

15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试)

Delay < period - setup – hold

16、时钟周期为T,触发器D1的`建立时间最大为T1max,最小为T1min。组合逻辑电路最大延

迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华

为)

17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决

定最大时钟的因素,同时给出表达式,

(威盛VIA 2003.11.06 上海笔试试题)

18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA

2003.11.06 上海笔试试题)

20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,

使得输出依赖于关键路径。(未知)

21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优

点),全加器等等。(未知)

22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And also explain the

operation region of PMOS and NMOS for each segment of the transfer curve? (威

盛笔试题circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define

the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)

27、用mos管搭出一个二输入与非门。(扬智电子笔试)

28、please draw the transistor level schematic of a cmos 2 input AND gate and

explain which input has faster response for output rising edge.(less delay

time)。(威盛笔试题circuit design-beijing-03.11.09)

29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路。(Infineon笔

试)

30、画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)

31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)

32、画出Y=A*B+C的cmos电路图。(科广试题)

33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)

34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子)

35、利用4选1实现F(x,y,z)=xz+yz'。(未知)

36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化

简)。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。

(Infineon笔试)

38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什

么?1)INV   2)AND   3)OR   4)NAND   5)NOR   6)XOR  答案:NAND(未知)

39、用与非门等设计全加法器。(华为)

40、给出两个门电路让你分析异同。(华为)

41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)

42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0

多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。(未知)

篇5:数字电路课程教法探索

关于数字电路课程教法探索

数字电路是电类专业一门重要的专业基础理论课程.文中对更新观念,优化教学内容,改革教学方法,强化实训环节进行了探讨.

作 者:王彩平 作者单位:廊坊市电子信息工程学校,河北廊坊,065000 刊 名:湖南中学物理・教育前沿 英文刊名:CUTTING EDGE EDUCATION 年,卷(期): “”(12) 分类号:G642.4 关键词:数字电路   教学方法   学习积极性   实训  

篇6:数字电路实训心得体会

数字电路又可称为逻辑电路,通过与(&),或(>=1),非(o),异或(=1),同或(=)等门电路来实现逻辑。

逻辑电路又可分为组合逻辑电路和时序逻辑电路。组合逻辑电路是指在某一时刻的输出状态仅仅取决于在该时刻的输入状态,而与电路过去的状态无关。

TTL和CMOS电路:TTL是晶体管输入晶体管输出逻辑的缩写,它用的电源为5V。CMOS电路是由PMOS管和NMOS管(源极一般接地)组合而成,电源电压范围较广,从1.2V-18V都可以。

CMOS的推挽输出:输出高电平时N管截止,P管导通;输出低电平时N管导通,P管截止。输出电阻小,因此驱动能力强。

CMOS门的漏极开路式:去掉P管,输出端可以直接接在一起实现线与功能。如果用CMOS管直接接在一起,那么当一个输出高电平,一个输出低电平时,P管和N管同时导通,电流很大,可能烧毁管子。单一的管子导通,只是沟道的导通,电流小,如果两个管子都导通,则形成电流回路,电流大。

输入输出高阻:在P1和N1管的漏极再加一个P2管和N2管,,当要配置成高阻时,使得P2和N2管都不导通,从而实现高阻状态。

静态电流:输入无状态反转(高低电平变换)情况下的电流。

动态电流:电路在逻辑状态切换过程中产生的功耗,包括瞬间导通功耗和负载电容充放电功耗两部分。门电路的上升边沿和下降边沿是不可避免的,因此在输入电压由高到低或由低变高的过程中到达Vt附近时,两管同时导通产生尖峰电流。该损耗取决于输入波形的好坏(CMOS工艺),电源电压的大小和输入信号的重复频率。电路的负载电容的充放电也是很大的一部分。

ESD保护:Electro-Staticdischarge, 静电放电。

输入输出缓冲器:是缓冲器,不是缓存器,就是一个CMOS门电路。输入缓冲器的作用主要是1,TTL/CMOS电平转换接口;2,过滤外部输入信号噪声。输出缓冲器的作用是增加驱动能力。

配成输入模式不一定比输出模式更省电:输入模式时输入缓冲器会打开,而输出模式时输出缓冲器会打开。

TESEO上GPIO数据寄存器读写的注意点:

配置成普通GPIO时,如果配置成输出口,那么写数据寄存器会直接输出该电平,读数据寄存器实际就是读锁存器中最后一次被写入的值。如果被配置成输入口,并且上下拉使能的话,那么写数据寄存器就是配置上下拉电阻,而读数据寄存器就是读输入引脚的缓冲器,返回的是该引脚的当前电平状况。有些平台会有专门的状态寄存器,无论当前引脚被配置成输入还是输出,读该专门的状态寄存器都返回该引脚的当前电平状况。

引脚的BOOT state是指在上电重启或硬重启时引脚的状态,reset release之后的状态为reset state,reset state和state有可能不一样。TESEO的UART0_TX为boot1,该引脚的信号在上电重启或硬重启时会被锁存,以备reset release时给default register map用。

IO的电源电压配置:IO引脚归属于不同IOring,不同的IO ring可以被输入不同的电压。CPU在判决IO的逻辑电平时会和IO ring的电平(乘以高低电平的系数)作比较。

数字电路中的摆幅:输入摆幅和输出摆幅。输入摆幅指的是最低输入高电平和最高输入低电平的差值,输出摆幅指的是最低输出高电平和最高输出低电平之间的差值,TTL的摆幅偏小。

在时序逻辑电路里,如果输入的时钟停止,那么整个电路的功耗很低,原因是时序逻辑电路里的很多小单元的输出是由时钟驱动的,时钟停止,基本就是高阻态。如果将整个模块的电断了,那么就会更加省电。

篇7:数字电路课程设计的心得体会

数字电路课程设计的心得体会

课程设计刚开始,拿着选定的题目不知如何入手。毕竟课程设计不同于实验课,电路图和程序都要自己设计。静下心来,仔细分析题目,再加上指导老师的说明与提示和同组成员的帮助,心中才有了谱。将整个系统根据不同的功能化分成模块,再分别进行设计,逐个攻破,最后再将其整合即可。

用VHDL进行设计,首先应该理解,VHDL语言是一种全方位硬件描述语言,包括系统行为级,寄存器传输级和逻辑门级多个设计层次。应充分利用VHDL“自顶向下”的设计优点以及层次化的设计概念,层次概念对于设计复杂的数字系统是非常有用的,它使得我们可以从简单的单元入手,逐渐构成庞大而复杂的系统。通过使用EDA编程既方便有快捷的实现了程序本次设计的程序已经在硬件系统上得到了验证,实验表明,此设计方法能够满足多种不同花样彩灯的变化要求,并且该方法便于扩展不同变化模式的彩灯花样。但是试验中也出现了一些不熟练的操作问题和一些复杂程序的不能完全理解都需要我在平时多学习,进一步的完善自己。在实习中经常会遇到一些自己可能暂时无法想明白的问题,请教同学或老师是很好的做法,节省时间也会从别人上上学到更多。在设计时和同学相互交流各自的想法也是很重要的,不同的.人对问题的看法总有差异,我们可以从交流中获得不同的思路,其他人的设计一定有比你出色的地方,很好的借鉴,并在大家的商讨中选择最优方案最终一定会得到最好的设计方法。电子技术课程设计是配合电子技术基础课程与实验教学的一个非常重要的教学环节。它不但能巩固我们已所学的电子技术的理论知识,而且能提高我们的电子电路的设计水平,还能加强我们综合分析问题和解决问题的能力,进一步培养我们的实验技能和动手能力,启发我们的创新意识几创新思维。

整个课程设计过程我都认真地完成了,对此,我总结了以下几点:

第一,两人一组,既加强了我们的动手能力,又让我们学会了团结一致,共同合作才能研究出最好的方案。我们将理论联系实际,在交流中取得进步,从问题中提高自己。

第二,本次课程设计加深了我对EDA技术的进一步深入理解。熟悉了VHDL程序编写和原理图输入法的优缺点,为我以后更好地运用MAX+PlusII奠定了良好的基础。

第三,通过这次课程设计,使我受益颇多。了解到课程实习设计是开端,连接是关键,测试是必须。既巩固了课堂上学到的理论知识,又掌握了常用集成电路芯片的使用。在此基础上学习了数字系统设计的基本思想和方法,学会了科学地分析实际问题,通过查资料、分析资料及请教老师和同学等多种途径,独立解决问题。同时,也培养了我认真严谨的态度。

篇8:最全数字电路笔试题目

最全数字电路笔试题目

1、同步电路和异步电路的区别是什么?(仕兰微电子)

2、什么是同步逻辑和异步逻辑?(汉王笔试)

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

3、什么是“线与”逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)

线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用

oc门可能使灌电流过大,而烧坏逻辑门。同时在输出端口应加一个上拉电阻。

4、什么是Setup 和Holdup时间?(汉王笔试)

5、setup和holdup时间,区别.(南山之桥)

6、解释setup time和hold time的定义和在时钟信号延迟时的变化。(未知)

7、解释setup和hold time violation,画图说明,并说明解决办法。(威盛VIA

.11.06 上海笔试试题)

Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发

器的时钟信号上升沿到来以前,数据稳定不变的时间。输入信号应提前时钟上升沿(如上

升沿有效)T时间到达芯片,这个T就是建立时间-Setup time.如不满足setup time,这个

数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器。

保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间。如果hold time

不够,数据同样不能被打入触发器。

建立时间(Setup Time)和保持时间(Hold time)。建立时间是指在时钟边沿前,数据信

号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如

果不满足建立和保持时间的话,那么DFF将不能正确地采样到数据,将会出现

metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时

间,那么超过量就分别被称为建立时间裕量和保持时间裕量。

8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除。(仕兰微

电子)

9、什么是竞争与冒险现象?怎样判断?如何消除?(汉王笔试)

在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致

叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决

方法:一是添加布尔式的消去项,二是在芯片外部加电容。

10、你知道那些常用逻辑电平?TTL与COMS电平可以直接互连吗?(汉王笔试)

常用逻辑电平:12V,5V,3.3V;TTL和CMOS不可以直接互连,由于TTL是在0.3-3.6V之

间,而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需

要在输出端口加一上拉电阻接到5V或者12V。

11、如何解决亚稳态。(飞利浦-大唐笔试)

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚

稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平

上。在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无

用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

12、IC设计中同步复位与 异步复位的区别。(南山之桥)

13、MOORE 与 MEELEY状态机的特征。(南山之桥)

14、多时域设计中,如何处理信号跨时域。(南山之桥)

15、给了reg的setup,hold时间,求中间组合逻辑的delay范围。(飞利浦-大唐笔试)

Delay < period - setup – hold

16、时钟周期为T,触发器D1的建立时间最大为T1max,最小为T1min。组合逻辑电路最大延

迟为T2max,最小为T2min。问,触发器D2的建立时间T3和保持时间应满足什么条件。(华

为)

17、给出某个一般时序电路的图,有Tsetup,Tdelay,Tck->q,还有 clock的delay,写出决

定最大时钟的因素,同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)

18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)

19、一个四级的Mux,其中第二级信号为关键信号如何改善timing。(威盛VIA

2003.11.06 上海笔试试题)

20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入,

使得输出依赖于关键路径。(未知)

21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异),触发器有几种(区别,优

点),全加器等等。(未知)

22、卡诺图写出逻辑表达使,

(威盛VIA 2003.11.06 上海笔试试题)

23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的.和。(威盛)

24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

well process.Plot its transfer curve (Vout-Vin) And also explain the

operation region of PMOS and NMOS for each segment of the transfer curve? (威

盛笔试题circuit design-beijing-03.11.09)

25、To design a CMOS invertor with balance rise and fall time,please define

the ration of channel width of PMOS and NMOS and explain?

26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)

27、用mos管搭出一个二输入与非门。(扬智电子笔试)

28、please draw the transistor level schematic of a cmos 2 input AND gate and

explain which input has faster response for output rising edge.(less delay

time)。(威盛笔试题circuit design-beijing-03.11.09)

29、画出NOT,NAND,NOR的符号,真值表,还有transistor level的电路。(Infineon笔

试)

30、画出CMOS的图,画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)

31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)

32、画出Y=A*B+C的cmos电路图。(科广试题)

33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)

34、画出CMOS电路的晶体管级电路图,实现Y=A*B+C(D+E)。(仕兰微电子)

35、利用4选1实现F(x,y,z)=xz+yz'。(未知)

36、给一个表达式f=[被过滤]x+[被过滤]x+[被过滤]xx+[被过滤]x用最少数量的与非门实现(实际上就是化

简)。

37、给出一个简单的由多个NOT,NAND,NOR组成的原理图,根据输入波形画出各点波形。

(Infineon笔试)

38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什

么?1)INV 2)AND 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND(未知)

39、用与非门等设计全加法器。(华为)

40、给出两个门电路让你分析异同。(华为)

41、用简单电路实现,当A为输入时,输出B波形为…(仕兰微电子)

42、A,B,C,D,E进行投票,多数服从少数,输出是F(也就是如果A,B,C,D,E中1的个数比0

多,那么F输出为1,否则F为0),用与非门实现,输入数目没有限制。(未知)

43、用波形表示D触发器的功能。(扬智电子笔试)

44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)

45、用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)

46、画出DFF的结构图,用verilog实现之。(威盛)

47、画出一种CMOS的D锁存器的电路图和版图。(未知)

48、D触发器和D锁存器的区别。(新太硬件面试)

49、简述latch和filp-flop的异同。(未知)

50、LATCH和DFF的概念和区别。(未知)

51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

(南山之桥)

52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)

53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)

54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)

55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?

56、用filp-flop和logic-gate设计一个1位加法器,输入carryin和current-stage,输出

carryout和next-stage. (未知)

57、用D触发器做个4进制的计数。(华为)

58、实现N位Johnson Counter,N=5。(南山之桥)

59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器,15进制的呢?(仕兰

微电子)

60、数字电路设计当然必问Verilog/VHDL,如设计计数器。(未知)

篇9:《莫高窟》相关试题及答案

《莫高窟》相关试题及答案

余秋雨是当代著名散文家、文化学者、艺术理论家、文化史学家、电视名人、节目特邀主持人。专业从事散文、艺术理论的写作。以下是与大家分享的《莫高窟》相关试题及答案,欢迎大家学习参考!

莫高窟 余秋雨

莫高窟可以傲视异邦古迹的地方,就在于它是一千多年的曾曾累聚。看莫高窟,不是看死了一千年的标本,而是看活了一千年的生命。一千年而始终活着,血脉畅通、呼吸匀停,这是一种何等壮阔的生命!一代又一代艺术家前呼后拥向我们走来,每个艺术家又牵连着喧闹的背景.在这里举行着横跨千年的游行。纷杂的衣饰使我们眼花缭乱,呼呼的旌旗使我们满耳轰鸣。

白天看了些什么.还是记不大清。只记得开头看到的是青褐浑厚的色流,那应该是北魏的遗存。色泽浓沉着得如同立体.笔触奔放豪迈得如同剑戟。那个年代战事频繁,驰骋沙场的又多北方骠壮之士,强悍与苦难汇合.流泻到了石窟的洞壁。当工匠们正在这洞窟描绘的时候,南方的陶渊明,在破残的家园里喝着闷酒。陶渊明喝的不知是什么酒.这里流荡着的无疑是烈酒,没有什么芬芳的香味.只是一派力、一股劲,能让人疯了一般.拔剑而起。

这里有点冷、有点野,甚至有点残忍;色流开始畅快柔美了.那一定是到了隋文帝统一中国之后。衣服和图案都变得华丽,有了香气,有了暖意,有了笑声。这是自然的,隋炀帝正乐呵呵地坐在御船中南下.新竣的运河碧波荡漾,通向扬州名贵的奇花。隋炀帝太凶狠.工匠们不会去追随他的笑声,但他们已经变得大气、精细,处处预示着,他们手下将会奔泻出一些更惊人的东西:色流猛地一下涡漩卷涌,当然是到了唐代。人世间能有的色彩都喷射出来,但又喷得一点儿也不野.舒舒展展地纳入细密流利的线条,幻化为壮丽无比的交响乐章。这里不再仅仅是初春的气温,而已是春风浩荡.万物苏醒,人们的每一缕筋肉都想跳腾。这里连禽鸟都在歌舞,连繁花都裹卷成图案,为这个天地欢呼。这里的雕塑都有脉搏和呼吸,挂着千年不枯的吟笑和娇嗔。这里的每一个场面,都非双眼能够看尽,而每一个角落,都够你留连长久。这里没有重复,真正的欢乐从不重复。这里不存在刻板,刻板容不下真正的人性。

这里什么也没有,只有人的生命在蒸腾。一到别的洞窟还能思忖片刻,而这里,一进入就让你燥热,让你失态.让你只想双足腾空。不管它画的是什么内容,一看就让你在心底惊呼,这才是人,这才是生命。人世间最有吸引力的,莫过于一群活得很自在的人发出的生命信号。这种信号是磁,是蜜,是涡卷方圆的魔井。没有一个人能够摆脱这种涡卷。没有一个人能够面对着它们而保持平静。唐代就该这样,这样才算唐代。我们的民族.总算拥有这么个朝代,总算有过这么一个时刻,驾驭那些瑰丽的色流,而竞能指挥若定;色流更趋精细.这应是五代。唐代的雄风余威未息,只是由炽热走向温煦.由狂放渐趋沉着。头顶的蓝天好像小了一点,野外的清风也不再鼓荡胸襟;终于有点灰黯了,舞蹈者仰首到变化了的天色,舞姿也开始变得拘谨。仍然不乏雅丽,仍然时见妙笔,但欢快的整体气氛,已难于找寻。洞窟外面,辛弃疾、陆游仍在握剑长歌,美妙的音色已显得孤单.苏东坡则以绝世天才,与陶渊明呼应。大宋的'国土.被下坡的颓势,被理学的层云,被重重的僵持,遮得有点阴沉;色流中很难再找到红色了,那该是到了元代:

夜已深了.莫高窟已经完全沉睡。就像端详一个壮汉的睡姿一般,看它睡着了,也没有什么奇特,低低的,静静的,荒秃秃的,与别处的小山一样。

(选自《文化苦旅·莫高窟》,有改动)

【注】公元336年,一个云游四海的和尚来到了甘肃敦煌市东南的鸣沙山,挖出他的第一个石窟,后来,由于他在化缘中广为传播自己的奇遇,使远近善男信女也纷纷来朝拜胜景,并把自己的信仰和祝祷,挖出了一个个的洞窟。天长日久,就形成了后来的敦煌莫高窟。

14.莫高窟已有上千年的历史,而作者为什么却说“看莫高窟,不是看死了一千年的标本,而是看活了一千年的生命”?(4分)

15.在作者的眼中,不同的历史阶段有不尽相同的色调,请分别加以描述。(4分)

16.“每个艺术家又牵连着喧闹的背景”中的“喧闹”意在强调什么?请概括出唐代洞窑艺术创作的特点。(4分)

17.“这里什么也没有,只有人的生命在蒸腾”一句在文中有何作用?(4分)

18.请你结合本文,谈谈你对前几年出现的“余秋雨《文化苦旅》热”的认识。(4分)

答案:

14.虽然是一千年的文化积淀.但是却是一代又一代艺术家与时代文化的延续.是活生生的。

15.北魏:色流浓厚,笔触豪放,金戈铁马.这个时期的中原,陶渊明悠静的享受着田园生活;隋朝:色流华丽,畅快柔美,而此时,隋炀帝正傲然畅游碧波荡漾的大运河:唐朝:色流奔放,壮丽无比.万马奔腾,气象万千,传说中的飞天(是佛教中称为香音之神的能奏乐、善飞舞、满身异香而美丽的菩萨),携着绵长的飘带.在漫天飞舞;五代:色流精细,温煦沉着,清风习习;宋朝:色流灰暗,舞姿拘谨,悲凉的国土,孤单的音色;元朝:色流暗淡,没有红色。

16.莫高窟艺术创作的背景生动(充满活力)。唐代洞窑艺术创作的特点:①色彩绚丽。②线条流利。③形象生动。④神态逼真。⑤场面宏伟。

17.这句话充分表达了作者进入莫高窟后陶醉在艺术的天地里,为艺术后面深深的文化所震撼,惊叹艺术的高妙,从而忘记了自己的情境。

18.示例:作者站在人类历史的高阔视角之上来看待文化,文化成了历史的积淀.文化和历史已经成为不可分割的整体。本文何止是对文物古迹的欣赏,实在是对中华几千年沧桑历史的活生生的再现。作者从画像的色流中,竞将几千年文明看了个玲珑剔透。历史在他那里与文化相结合.便没有了冷漠和严峻.或许这也正是“文化苦旅”津津有味的原因之一吧。

篇10:《桃花源记》试题及答案

《桃花源记》试题及答案

《桃花源记》

晋太元中,武陵人捕鱼为业。缘溪行,忘路之远近。忽逢桃花林,夹岸数百步,中无杂树,芳草鲜美,落英缤纷。渔人甚异之。复前行,欲穷其林。

林尽水源,便得一山,山有小口,仿佛若有光。便舍船,从口入。初极狭,才通人。复行数十步,豁然开朗。土地平旷,屋舍俨然,有良田美池桑竹之属。阡陌交通,鸡犬相闻。其中往来种作,男女衣着,悉如外人。黄发垂髫,并怡然自乐。

见渔人,乃大惊,问所从来。具答之。便要还家,设酒杀鸡作食。村中闻有此人,咸来问讯。自云先世避秦时乱,率妻子邑人来此绝境,不复出焉,遂与外人间隔。问今是何世,乃不知有汉,无论魏晋。此人一一为具言所闻,皆叹惋。余人各复延至其家,皆出酒食。停数日,辞去。此中人语云:“不足为外人道也。”

既出,得其船,便扶向路,处处志之。及郡下,诣太守,说如此。太守即遣人随其往,寻向所志,遂迷,不复得路。

南阳刘子骥,高尚士也,闻之,欣然规往。未果,寻病终。后遂无问津者。

一、词语解释。

1、缘溪行,忘路之远近。

2、芳草鲜美,落英缤纷。

3、甚异之。

4、豁然开朗。

5、土地平旷,屋舍俨然,有良田美池、桑竹之属。

6、阡陌交通,鸡犬相闻。

7、黄发垂髫并怡然自乐。

8、问所从来,具答之。

9、率妻子邑人来此绝境。

10、处处志之。

11、闻之,欣然规往。

12、寻病终,后遂无问津者

二、翻译句子。

13、芳草鲜美,落英缤纷。

14、土地平旷,屋舍俨然。

15、土地平旷,屋舍俨然,有良田美池桑竹之属。

16、阡陌交通,鸡犬相闻。

17、男女衣着,悉如外人。

18.黄发垂髫,并怡然自乐。

19、率妻子邑人来此绝境。

20、问今是何世,乃不知有汉,无论魏晋。

21、此人一一为具言所闻。

22、此中人语云:“不足为外人道了。”

23、寻向所志,遂迷,不复得路。

24、后遂无问津者。

三、选择:

25.选出加点词词义相同的一项 ( )

A.既出,得其船 皆出酒食

B.乃大惊 乃不知有汉

C.复前行 不复出焉

D.便舍船 屋舍俨然

四、回答下列问题:

26、本文最能体现桃花源人热情好客、民风淳朴的句子有:

27、表现渔人背信弃义的句子是:

28、文中第三段描写了桃花源人社会风尚的哪两个方面?

29、本文的哪两件事能说明桃花源是虚构的理想社会?目的是什么?

30、本文“此人一一为具言所闻,皆叹惋。”桃花源人为何叹惋不已,“皆叹惋”的内容又是什么?

31、由“初极狭,才通人。复行数十步,豁然开朗。”你能从中联想到那些人生启示?

32、渔人是一个怎样的人,写渔人有怎样的作用?

33、出自本文的有些成语一直沿用至今,请写出来并解释。

34、假如当时的渔人是一名导游,请你代他拟写一段桃花源的导游词?

参考答案:

1、缘:沿着。

2、落英:落花。

3、异:诧异。

4、豁然:开阔的样子。

5、俨然:整齐的样子。属:类

6、交通:交错相通。

7、怡然:喜悦的样子。

8、具:详尽。

9、妻子:妻子小孩。绝境:与世隔绝的地方。

10、志:作标记。

11、欣然:高兴的样子。规:计划。

12、寻:不久。津:渡口。

13、芳香的野草鲜艳美丽,落花到处都是。

14、土地平坦开阔,房屋整整齐齐。

15、有肥沃的田地,美丽的池塘和桑树竹子之类。

16、田间小路交错相通,村落间能听见鸡狗叫的声音。

17、男女穿戴,完全与桃花源外的人一样。

18.老人小孩都充满喜悦之情。带领妻子儿女及乡邻来到这与人世隔绝的地方

20、(他们)问起现在是什么朝代,竟然不知道汉朝,更不必说魏晋了。

21、这个人详细的介绍了自已所听到的事。

22、这里的人告诉他说:“这里的情况不值得对外边的人说啊。”

23、寻找以前做的标记,竟迷失了方向,再也没找不到路。

24、此后就再也没有探访的人了。

25.C

26、便要还家,设酒杀鸡作食。村中闻有此人,咸来问讯。馀人各复廷至其家,皆出酒食。

27、诣太守,说如此。

28、生活幸福;民风淳朴。

29、寻向所志,遂迷,不复得路;未果,寻病终。虚构目的:描绘无剥削、压迫,自食其力和平宁静,人人自得其乐的.社会,与当时的黑暗社会形成鲜明对比,表达了作者不满当时现实,对当时黑暗社会的批判,客观上反映了广大人民对美好生活河理想社会的向往与追求。

30、问今何世,乃不知有汉,无论魏晋。“皆叹惋”的内容是① 世界变化大。②时间过得快。③外面得世界战争频繁,依然黑暗腐朽。④庆幸自己得社会和平安定。

31、围绕“在人生的道路上,要有所作为,必须经历一些艰难苦难”回答。

32、渔人是一个背信弃义、不守承诺的人。写渔人的作用:一方面与桃花源中的淳朴好客形成鲜明对比,加深人们对桃花源外社会的认识,突出了桃花源是理想的社会。另一方面,本文以渔人进出桃花源的行踪为线索,写渔人是组织材料的需要。

33、世外桃源:原指理想中的生活安乐而环境幽美的世界,现在用以比喻一种空想的脱离现实斗争的地方。豁然开朗:一下子现出开阔明朗的境界。形容有狭窄阴暗突然变为开阔明亮,也比喻心里突然悟出道理而感觉明朗。无人问津:没有人来问渡口了,比喻没有人再来尝试或过问。落英缤纷:鲜花纷纷飘落,形容春天美好的景色,也指花儿凋谢的暮春天气。

34、略。

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