高集成度TYPE A读写器芯片MF RC500及其应用
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篇1：高集成度TYPE A读写器芯片MF RC500及其应用
高集成度TYPE A读写器芯片MF RC500及其应用
摘要：介绍了高集成度TYPE A读写器芯片MF RC500的内部电路结构，并对其内部寄存器的有关命令及加密算法等功能做了较详细的阐述，最后在此基础上给出了MF RC500的典型应用电路。关键词：TYPE A；读写器；FIFO；命令；CRYPTO1
1 引言
MF RC500是Philips公司生产的高集成度TYPE A读写器芯片。其主要性能如下：
●载波频率为13．56MHz；
●集成了编码调制和解调解码的收发电路；
●天线驱动电路仅需很少的外围元件，有效距离可达10cm；
●内部集成有并行接口控制电路，可自动检测外部微控制器(MCU)的接口类型；
●具有内部地址锁存和IRQ线，可以很方便地与MCU接口。
●集成有64字节的收发FIFO缓存器；
●内部寄存器、命令集、加密算法可支持TYPE A标准的各项功能，同时支持MIFARE类卡的有关协议。
●数字、模拟、发送电路都有各自独立的供电电源。
基于以上特点，用MF RC500极易设计TYPE A型卡的读写器，可广泛用于非接触式公共电话、仪器仪表、非接触式手持终端等领域。
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2 引脚功能
MF RC500为32脚SO封装，需说明的是：某些引脚（带＊号）依据其所用MCU(微控制器)的接口情况具有不同功能。
3 工作原理
MF RC500的内部电路框图如图1所示，它由并行接口及控制电路、密钥存贮及加密算法?Cypto1?、状态机与寄存器、数据处理电路、模拟电路?调制、解调及输出驱动电路?等组成。
3．1 MF RC500寄存器设置
MF RC500芯片的内部寄存器按页分配，并通过相应寻址方法获得地址。内部寄存器共分8页，每页有8个寄存器，每页的第一个寄存器称为页寄存器，用于选择该寄存器页。每个寄存器由8位组成，其位特性有四种：读／写(r／w)?、只读(r)、仅写(w)和动态(dy)。其中dy属性位可由微控制器读写，也可以在执行实际命令后自动由内部状态机改变位值。
微控制器MCU通过对内部寄存器的写和读，可以预置和读出系统运行状况。寄存器在芯片复位状态为其预置初始值。了解内部寄存器的设置对于软件编程至关重要.
3．2 并行接口
MFRC500芯片可直接支持各种微控制器(MCU)，也可直接和PC机的增强型并行接口(EPP)相连接，每次上电(PON)或硬启动(Reset)后，芯片会复原其并行接口模式并检测当前的MCU接口类型，通常用检测控制引脚逻辑电平的方法来识别MCU接口，并利用固定引脚连接和初始化相结合的方法实现正确的接口。图2给出了相应的连接接线图。
3．3 E2PROM存贮器
MFRC500的E2PROM共有32块，每块16字节。E2PROM存贮区分为四部分：第一部分为块0，属性为只读，用于保存产品的有关信息；第二部分为块1和块2，它们具有读／写属性，用于存放寄存器初始化启动文件；第三部分从块3至块7，用于存放寄存器初始化文件，属性为读／写；第四部分从块8至块31，属性为只写，用于存放加密运算的密钥，存放一个密钥需要12字节，E2PROM密钥存放区共可存放32个密钥，实际密钥长度为6字节，存放在紧邻的12个E2PROM字节地址中。一个密钥字节的8位必须分开存放，若设密钥8位为K7，K6，……K0，则存放在两个相邻字节时为k7k6k5k4K7K6K5K4和k3k2k1k0K3K2K1K0，例如密钥字节为A0H时，则存放内容为5AH、F0H两个字节。
3．4 FIFO缓存
8×64位的FIFO用于缓存微控制器与芯片之间的输入／输出数据流。可处理数据流长度达64字节。FIFOData寄存器作为输入／输出数据流的并／并转换口；FIFOLength寄存器用于指示FIFO缓冲器的字节存储量、写时增量、读时减量；FIFO缓冲器的状态?如空、溢出等?可由寄存器PrimaryStatus、FIFOLev-el的相关位指示；对FIFO的访问则可通过微控制器送出有效命令来实现。
3．5 中断请求
芯片的中断请求有定时设置到、发送请求、接收请求、一个命令执行完、FIFO满、FIFO空等六种。0页寄存器InterruptEn的相应位?读／写属性?用于相应中断请求使能设置；InterruptRq的相应位?dy属性?用于指示使能情况下的`相应中断出现。任何允许中断产生时，0页寄存器PrimaryStatus的IRQ位?r属性?可用于指示中断的产生，同时可由引脚IRQ和微控制器进行连接以产生中断请求信号。
3．6 定时器
MF RC500内有定时器，其时钟源于13．56MHz晶振信号，13．56MHz信号由晶振电路?外接石英晶体?产生。微处理器可借助于定时器完成有关定时任务的管理。定时器可用于定时输出计数、看门狗计数、停止监测、定时触发等工作。
3．7 模拟电路
a． 发送电路
RF信号从引脚TX1和TX2输出可直接驱动天线线圈。调制信号及TX1、TX2输出的射频信号类型?已调或无调制载波?均可由寄存器TxControl控制。
b． 接收电路
载波解调采用正交解调电路，正交解调所需的I和Q时钟?两者相差为90°?可在芯片内产生。解调后由所得副载波调制信号要经放大、滤波相关器、判决电路进行副载波解调，其中放大电路的增益可由寄存器RxControl的设置来控制。
3．8 串行信号开关
串行信号开关用于桥接芯片数字电路和模拟电路两部分，两部分电路的输入／输出和外部应用所需的输入／输出可以灵活组合。这种组合可借助MFIN和MFOUT引脚和相关寄存器来控制实现。
MFIN可输入曼彻斯特码、带副载波的曼彻斯特码，并由寄存器RxControl2的设置选择送至解码器。若输入的是修正密勒码，则由寄存器TxControl设置选择送至发送通道的调制器。
MFOUT引脚上可输出曼彻斯特码、带副载波的曼彻斯特码、NRZ码、修正密勒码以及测试信号，具体可通过寄存器MFOUTSelect的不同设置来选择。
3．9 命令设置
MC RF500的性能由内部状态机保证，状态机可以完成命令功能。寄存器Command的相应位存贮R 命令码?属性为dy?可用于启动或停止命令执行。命令大多可由写入相应命令码至Command寄存器实现，其所需变量和数据主要由FIFO缓冲器交换。
3．10 认证与加密
Mifare类产品中加密算法的实现被称之为CRYPT01，它是一种密钥长度为48bit的流密码。要访问一个Mifare类卡的数据，首先要完成认证，Mi-fare卡的认证采用三次认证的过程?若需了解三次认证过程，请参阅参考文献，这个过程可由自动执行Authbent1和Authbent2命令来实现。
4 典型应用
MF RC500的典型应用电路如图3所示。这里仅介绍其天线回路。图3中，L0C0为低通滤波器，用于滤除13．56MHz的谐波分量，L0可选2．2mH，C0可选47pF。L是天线线圈，C1、C2a、C2b则组成匹配电路。典型参数值为：
L＝1μH，C1＝27pF，C2a＝270pF,C2b＝270pF。
C3?15pF?主要用于耦合卡负载调制信号，R1、R2为分压器，VMID引脚的电压可为Rx引脚提供一个参考电位。R1阻值为10kΩ，R2为820Ω。
篇2：RFID芯片T5557及其FSK读写器电路设计
摘要：T5557是兼容e555x的RFID芯片，但又具有与e555x系列芯片不同的新性能。文章着重介绍了T5557的新特点及工作原理，并对其RSK工作模式下读写器的电路设计作了分析，最后给出了D类功放和FSK解调的应用电路。
关键词：RFIDT5557读写器FSKD类功放
1T5557的主要特点
T5557的Atmel公司生产的非接触式无源可读写RFID器件，这的工作频率（载波）为125kHz。可兼容e555x系列芯片。T5557芯片具有以下主要特性：
*具有75pF的片上谐振电路电容；
*7×32bitEEPROM数据存储器（包含32bit的密码存储器）；
*独立的64位可追踪数据存储器；
*EEPROM中的配置存储器可能设置芯片工作参数；
*数据速率可在RF/2和RF/128之间的以2的幂次可选；
*编码方式：NRZ、曼彻斯特及Biphase码；
*调制方式：FSK、PSK、直接；
*具有请求应答（AOR）、密码、常规读、直接访问等多种工作模式；
*具有写保护特性；
*OTP（一次可编程）功能。
2T5557的应用系统构成
T5557的典型应用系统构成图如图1所示。图中，读写器向T5557（亦称之为tag）传送射频能量和读写命令，同时接收T5557芯片以负载调制方式送来的数据信号。
3内部组成及工作原理
3．1内部组成电路
实际上，T5557芯片的内部电路组成框图也示于图1，从图中可以看出，它由模拟前端、写解码、比特率产生器、调制器、模式寄存器、控制器、存储器、编程用高压产生器、测试逻辑等电路构成。其中：模拟前端电路主要完成芯片模拟信号的处理和变换，包括电流产生、时钟提取、载波中断（空隙gap）检测、负载调制、ESD保护等电路；写解码电路主要在读写器向芯片写数据时，用来解读有关写操作码，并对写数据流进行校验；HV产生器可产生对EEPROM进行编程写入所需的高电压；控制器主要完成四种功能，一是在上电（POR）有效后及读期间，用配置存储器数据（在EEPROM的块0中，见后述）装载模式寄存器，以保证芯片按设置方式工作。二是控制对存储器的访问。三是处理写命令和数据写入。四是在密码模式中，将接收操作码后的32位值与存贮的密码进行比较和判别；调制器用于实现FSK、PSK调制；T5557具有330位EEPROM存储器，其结构如图2所示，分为页0和页1两页。页0的块0是配置存储器。每块的.位0是块锁存位，一旦锁存置位，本块（包括锁存位）不能通过射频再次编程。T5557中EEPROM的可追踪数据是指Atmel在生产制造测试过程所保留的众多识别数据，可供查询，这是e555x系列没有的。
此外，T5557中配置存储器的功能结构位图如图3所示。
3．2T5557的初始化及读写器通信
电源上电后（POR有效），T5557将对存储在EEPROM块0中的数据进行初始化，此时若图3中的POR位为0，则在约3ms后按块0的调制参数设置进行调制。若需置位POR，则其初始化时间约为67ms。
在卡（tag）与读写器进行通信时：通常由卡将存贮在EEPROM中的数据以负载调制方式循环送至读写器。根据传送数据循环组织方式的不同又可分为常规（regular）读模式、块读模式和序列终止符模式。具体如下：
（1）常规读模式：传送数据序列从块1的第一位开始至最后一块（最大为块7）的第32位。最后一块的块号由配置存储器的参数MAXBLK值确定。若MAXBLK为0或1，则不断传送块0或块1的数据。工作于此模式时，在传送循环结构数据之前其发送的第一位为逻辑0。
图3
（2）块读模式：在直接访问命令下工作时，仅有被寻址的块被读。在配置存储器PWD位置1时的密码模式下，对32位块的直接访问需要32位密码，若密码不匹配，则T5557会返回常规读模式。在块读模式下的第一位也为逻辑0。
（3）序列终止符模式（ST）：这是与e5550兼容的一种方式，在数据传送开始和循环数据开始时插入一个序列ST（4位1组成），来实现与读写器的同步。但序列仅用于FSK和曼彻特码调制方式。ST序列第2和第4位时段负载调制在FSK模式时一直关断，在曼彻斯特码时一直接通。该方式通常由EEPROM块0的ST位置1实现。
3．3读写器至卡的通信
读写器发出的命令和写数据可由中断载波形式空隙（gap）的方法来实现，并以两个gap之间的持续时间来编码0和1。当gap时间在50~150μs时，两gap之间的24Tc(Tc为载波周期)时间长为0，54Tc时间长为1，当大于64Tc时间长而无gap再出现时，T5557退出写模式。若命令正确，T5557将正常执行；若出现错误，则T5557转至常规读模式。
序列中的第一个gap被称为起始gap。为了便于T5557的检测，一般情况下，起始gap应大于其后的gap（见图4）。
图4
（1）写数据协议
读写器发出双位码，作为命令传送至T5557。命令的有关构成列于表1。
表1命令表
命令命令码
后续位构成
AOR10密码（第1～32位）标准写1P锁定位L+数据（第1～32位）+地址（第2～0位）保护写1P密码（第1～32位）+锁定位L+数据（第1～32为）+地址（第20位）直接访问（PWD=1）1P密码（第1～32位）+0+地址（第2～0位)直接访问（PWD=0）1P0+地址（第20位）页0/1常规读1PReset命令00
注：表中P为页选择（P为0或1）
（2）AOR（请求应答）模式（此地密码位PWD=1）
当AOR置1（块0），T5557在装载块0后并不调制，将等待来自读写器的有效AOR命令，以备唤醒。AOR命令利用密码激活匹配的T5557芯片，该命令可用于防止冲突，以选择所要的卡读写。
（3）编程写入
当所有写信息已被T5557正确接收时，便可编程写入。在写序列传送结束和编程之间有一段延迟。编程写入时间为5.6ms。编程写入成功后，T5557进入块读模式，并传送刚编程写入的块。一个完整的写序列成功的过程如图4所示。
图5
3．4扩展模式（X-Mode）
在块0中将Masterkey（4位）设置为6或9并将X-Mode位置1，便可进入扩展模式。Masterkey等于9时可进入测试模式，等于6时不允许测试模式。其它Masterkey位置都不能使T5557进入X-Mode，即使X-Mode位置1也不能进入。扩展模式（和e555x不兼容）具有下列特点：
*波特率：该波特率的值由块0的第9位至14位（n5至n0）的位值n来确定，波特率为fc/(2n+2)，其中fc为载波频率。
*调制编码方式：由块0的第16至20位设置，编码不同于e555x兼容的方式。
*OTP功能：若块0的OTP（第24位）置1，所有锁存位置1，则所有块都是写保护的。若Masterkey值为6，则T5557的工作模式被锁存，即为OTP功能。若Masterkey值为9，则测试模式访问允许重构配置。
*序列开始标志：它由两位（10或01）组成，用于同步读写器，在每一块数据传送开始时插入，10和01是交替使用的。
*反向数据输出：使数据输出反向（即1与0反向，输出为其反）。
*快速写。快写模式时，两个Gap之间是12Tc时间长为0，是27Tc时间长为1。而在一个gap后，超过32Tc时间长而不出现下一个gap时，T5557将退出该快写模式。
篇3：RFID芯片T5557及其FSK读写器电路设计
4．1FSK调制
T5557芯片的FSK调制方式有FSK1、FSK2、FSK1a和FSK2a四种，其参数列于表2。一个典型的FSK调制波形如图5所示。
表2T5557的FSK调制（fc为载波频率）
模式数据0的频率f0数据1的频率f1FSK1fc/5fc/8FSK2fc/10fc/8FSK1afc/8fc/5FSK2afc/8fc/10
4．2FSK读写器
当T5556采用FSK调制模式时，其读写器应具有对应的解调电路，图6所示是一种FSK读写器的电路结构框图。它由4MHz晶振振荡器、分频器、载波功放、gap控制、包络检波、滤波放大、脉冲成形、FSK解调、微控制及与主机接口电路等组成。
篇4：IC卡接口芯片TDA8007的读写器设计
摘要：阐述T=0传输协议，给出IC卡读写器中使用的IC卡APDU指令流程和原理框图；重点介绍其中的IC卡接口芯片Philips的TDA8007，给出通过TDA8007对CPU IC卡上下电过程、具体程序及TDA8007使用中应注意的问题。
关键词：CPU IC卡 TDA8007 ISO7816
IC卡（Integrated Circuit card）即集成电路卡，是将一个集成电路芯片镶嵌于朔料基片中，封装成卡的形式，外形与常用的覆盖磁条的磁卡相似。IC卡芯片具有写入和存储数据的能力。IC卡存储器中的内容根据需要可以有条件地供外部读取，或供内部信息处理和判定。根据卡中所镶嵌的集成电路的不同，可以分成存储器卡、逻辑加密卡、CPU卡三类。其中CPU卡即为由中央处理器CPU、EEPROM、随机存储器RAM以及固化在只读存储器ROM中的片内操作系统COS（Chip Operation System）组成的IC卡。IC卡按与外界数据传送的形式来分，有接触式和非接触式两种。
图1 T=0的CPU卡APDU指令实现流程
1 CPU IC卡T=0的协议介绍
目前大多数CPU IC卡采用T=0模式。所谓T=0，即CPU IC卡与接口设备（即读写器）中数据传输方式为异步半双工字符传输模式。
从T=0协议的功能出发，该协议的实现可以分为物理层、数据链路层、终端传输层和应用层。其中物理层和数据链路层可以具体参看ISO7816标准。在T=0协议应用，终端传输层和应用层实际上是不易分割来说明的，下面简单说明。
终端传输层根据卡片返回的过程字符和状态字节执行相应的操作，使读写器对数据的处理过程明朗清晰。卡片返回的过程字节和状态字节跟应用层发送给卡的APDU（Application Protocol Data Unit，应用协议数据单元）和VPP使用等有关。表1为VPP未用时的终端传输层中返回的过程字节。
表1
字 节值结 果
ACKINSVPP空闲，所有其余的数据字节相继续被传送INS+'FF'VPP空闲，下一个数据字节随后被传送SW1SW2VPP空闲，接口设备等待SW2字节应用层即为由CLA、INS、P1、P2、P3作为命令头组成的命令消息体的APDU响应和应答处理层。其中CLA为指令类别，INS为指令码，P1、P2为参数，P3为根据APDU的不同格式为发送给卡的数据长度或期望响应的数据长度。APDU的几种情况如表2所列。
表2
命令头发送数据长度发送的数据期望应答的数据长度通用APDUCLA INS P1 PLCDataLE情况一CLA INS P1 P 情况二CLA INS P1 P LE情况三CLA INS P1 PLCData 情况四CLA INS P1 P2LCDataLECPU卡对接口设备（即读写器）的应答APDU情况如表3所列。
表3
体尾数据DataSW1 SW2其中体中的数据字节数由命令APDU中的LE指出；SW1、SW2是必备的，可以指明命令APDU执行正确或执行出错的错误类型。
2 基于T=0传输协议的CPU IC的APDU指令流程
根据目前CPU卡的常用T=0协议、自带编程升压电路的应用情况，以及本读写器接收IC卡数据报文直接发送PC机处理的特点，本读写器可行的APDU命令和响应的处理流程如图1所示。
3 读写器的硬件组成
读写器的硬件部分主要由IC接口管理芯片TDA8007、MCUAT89C52、外部数据存储器W24257S、串口电平转换芯片MAX3226、安全IC卡座（即SAM卡座）、应用IC卡座、键盘口供电的串口通信线及其它相关元器件组成。
图2所示为通过PC机控制管理的外置于PC机的接触式CPU IC卡读写器。通过定制的数据线，该读写器的5V直流电源可直接由键盘口提供，同时数据线还负责PC机与读写器的串行数据交换。在大部分IC卡读写应用中，都涉及到IC卡的认证和数据读写的国解密问题，所以本读写器除了提供一个供用户使用的IC卡接口卡座外，还内置了一个SAM卡，即安全IC卡卡座，以方便安装SAM卡，保证应用IC卡读写时的数据安全，保护用户的利益。
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硬件的其它组成部分，如处理器，目前采用Atmel的89C52。其4KB的Flash程序存储器可以满足读写器的程序空间需要。由于PC机与89C52、89C52与TDA8007的数据交换要求的暂存数据空间比较大，89C52提供的256字节不够，需外加一片数据存储器。本读写器中使用的是华邦的W24257S。其有32KB存储容量，IC接口部分的主要芯片为Philips的TDA8007。
篇5：IC卡接口芯片TDA8007的读写器设计
下面介绍一下TDA8007及其应用。TDA8007的原理结构如图3所示。
TDA8007芯片能够提供两个能同时满足ISO7816标准及EMV和GSM11-11标准的IC卡读写接口。在本读写器中，一个用于与应用IC通信，另一个用于与安全IC卡通信。与上文CPU卡的触点图相对应，CLKi、RSTi、VCCi、I/Oi、GNDCi、PRESi、C4i、C8i（其中i=1,2；C4i、C8i未用；PRESi可用于检测IC卡是否插入。具体应用可参看TDA8007的技术文档）都直接由TDA8007提供给IC卡接口相连，MCU只需通过其接口控制并行通信来管理TDA8007，便可实现对IC卡的上电、下电及读写数据处理。其中，微处理器既可以通过总线复用把TDA8007内部的所有寄存器作为外部存储器，用MOVX寻址，也可以通过非总线复用方式访问，此时TDA8007用AD0～AD3来区分内部各寄存器。另外，TDA8007的片选信号和外部中断信号线可以方便读写器处理多个IC卡头。TDA8007的特别硬件ESD处理、接口短路处理、电源出错处理等也给IC卡和IC卡读写器提供了比较高的安全保护；同时，TDA8007内部集成的电源管理功能允许TDA8007的供电范围可达2.7～6.0V，并且TDA8007通过电源管理可以给IC卡提供5.0V、3.0V及1.8V的电源，以适合不同工作电压的IC卡应用。
图3 IC卡接口芯片TDA8007的原理框图
本读写器是通过总线复用对TDA8007的寄存器进行控制的。其中MCU的P1.5为TDA8007的片选，P0口为与之通信的8位数据线，TDA8007的各寄存器预先被宏定义的成微处理器的一个外部数据单元（下面电程序处的定义），从而方便MCU访问。下面结合TDA8007寄存器的定义和位分配，给出应用TDA8007接口芯片对IC卡进行上电激活和下电的程序。TDA8007的寄存器主要三类。第一类，通用寄存器：①卡槽选择CSR；②硬件状态HSR；③定时器TOR1、TOR2、TOR3。第二类，ISO7816串行处理寄存器：①串行状态USR；②混合状态MSR；③串行发送UTR；④串行接收URR；⑤队列控制FCR。第三类，卡专属寄存器：①可编程分频PDR；②保护时间GTR；③串行控制UCR1、UCR2；④时钟配置CCR；⑤上电控制PCR。注意：对于卡专属的寄存器，即卡接口1、卡接口2分别对应的寄存器，逻辑上具有相同的名及访问地址，因而，对不同的瞳操作，需要通过CSR选择对应的卡槽来切换卡专卡属寄存器的映射的物理空间。所以，接口设备每次从一个卡的上下电或读写转向另一卡，都需要访CSR设定对应的卡槽。对于每个寄存器的位定义不再多述，主动性者可参看TDA8007的.技术文档。
5 上下电过程及具体程序
图4为IC卡的上电时序图。要实现之，需对PCR进行写操作。其中START=PCR.0，RSTIN=PCR.2，VUP上升表示激活了TDA8007中的电压转换电路。当START置高时，只要能检测到选定卡槽中的IC卡存在，且没有TDA8007能检测到并在HSR中指示的硬件错误出现，则对应IC卡接口的VCC1或VCC2将能被提供响应的电平（5V、3V或1.8V）。随后对应卡的I/O数据线被置成高状态（Z状态），给IC卡提供设定的时钟信号，常用为3.5712MHz。大约在START置高108ETU后，RSTIN置高。因为RST为RSTIN的拷贝，则对应卡的RST被置高。然后，用TDA8007提供的定时器TOR3、TOR2设定对ATR（Answer To Request）即复位应答首字节的最大等待时间120ETU（Element Time Unit），TOC设定定时器工作方式，便开始等待ATR首字节到来后做相应处理。至此，IC卡上电激活工作完成，随后可以根据ATR字节的要求的工作方式对IC卡进行相应的读写处理。具体见上电程序。
图4 TDA8007产生满足ISO 7816标准诉IC卡上电激活时序
TDA8007寄存器访问的预定义
#include
#define XXX XBYTE[0x8000]//XXX表示CSR等各寄存器上电程序如下：
P1.5=0; //片选TDA8007
CSR&=0xf8；
CSR|=ncard; //选择卡，ncard=1,2
CSR&=0xf7；
CSR|=0xf7;
CSR|=0x08; //复位UART的寄存器
UCR2&=0xf7； //异步模式，SAN=0
CCR&=0xdf； //时钟停止于低电平
UCR2|=0x60; //关闭附加中断及收发中断
GTR=0xff; //保持时间12ETU
If(v==1) //v为函数变量
PCR|=0x08; //1.8V卡用
else if(v==3)
PCR|=0x02; //3V卡用
Else
PCR&=0xfd; //5V卡用
UCR2&=0xfc; //CKU=PSC=0,--31
FCR=0x00; //1奇偶校验1FIFO
PDR=0x0c; //Divider=12
CCR=0x00; //不分频
PCR&=0xfb; //RSTIN=0
UCR2|=0x04; //不自动转换
UCR1=0x01; //正向约定
UCR1&=0xf7； //接收模式
flag3=0; //复位定时标志
flagatr=0; //接收ATR首字节定时标志
PCR|=0x01; //激活
TOR2=0x6c;
TOR3=0x00;
TOC=0x61; //RST拉高前等待108ETU
while(flag3==0)； //定时时间到，在中断中设置flag3=1
TOC=0x00； //关闭定时器
PCR|=0x04; //给复位拉高
TOR2=0x78;
TOR3=0x00;
TOC=0x61; //RST拉高前等待
flagatr=1;
ATR; //复位应答处理函数
图5为IC卡的下电时序图。相对于上电时序，下电过程对时间的要求不是很严格，只要设计者控制TDA8007按照一定的顺序置低START、RSTIN和停止CLK即可，然后TDA8007会自动逐步释放RST、I/O、Vcc及VUP。具体处理见下电程序。
下电程序：
P15=0；
PCR&=0xfe; //START=0；下电
PCR&=0xfb; //卡的复位脚保持0
CCR&=0xdf； //停止时钟于低
CCR|=0x10; //停止时钟
P15=1；
6 使用TDA8007应当注意的问题
TDA8007对于Vcc、RST出错，芯片过热（如图IC卡为电源短路卡或金属片），或IC卡插入拔出时都会产生中断输出。每次中断处理结束，应注意把HSR中的值读入一个临时地址，以便清楚HSR中的标志。
每次发送数据到IC前，即接收IC卡的最后一个数据之前，应设置寄存器UCR1中的LCT位，以便接收完IC卡的数据后，自动切换成发送状态。
对TDA8007部分布线时应注意，时钟信号线与其它线的隔离：最好被地线包围。
对于电路板上TDA8007部分的电容应尽量靠近TDA8007，其中电容Cap、Cbp、Cup尤其如此，并最好不要在这些电容连向TDA8007引脚过程中使用过孔；同时，Cap、Cup、Cbp电容的ESR要尽量小。
对TDA8007处理的两个IC卡座中的任何一个执行上电、下电、读写卡操作之前，必须执行选择卡座的操作函数，以便选中具体的IC卡进行处理。
对IC卡操作中上电时序中的定时，读写卡字节间等待定时等都可使用TDA8007中的定时器及定时控制器操作，注意其定时器为向下计数方式。
结语
本文主要从CPU IC卡的T=0的协议出发，介绍此类IC读写器设计的一些技术问题。值得指出的是，T=0协议仅仅是IC卡与外界数据交换的一种传输协议，只要在软件上适当修改并利用接口芯片TDA8007突出的处理能力，本读写器完全可以实现对其它ISO7816卡、EMV、GSM`11-11卡的读写。
篇6：Neuron多处理器芯片及其应用
Neuron多处理器芯片及其应用
摘要：Neuron芯片是美国Mitorola公司和日本Toshiba公司制造的一种多处理器结构的神经元芯片。它将通信协议和控制用微处理器有效地集成在一起，实现通信、控制、调度和I/O等功能。本文以MC134150为例，介绍有关Neuron芯片的基本结构和组成、LonTalk协议以及应用系统的组成方式等。关键词：神经元芯片多处理器Neuron固件
一、Neuron芯片的基本组成
Neuron芯片作为一种多处理器结构的神经元芯片，有着完整的系统资源，如图1所示，其内部集成有三个管线CPU，最高工作频率可达10MHz。它设置有11编程输入、输出引脚（IO1～IO10），编程方法多达34种，方便了实现应用。片内设有EEPROM和RAM，支持有外部扩展多种存储器的接口，最大存储空间允许有64KB。内部含有两个16位定时器/计数器，能够由固件产生15个软件定时器。Neuron芯片的长处还在于它的网络通信功能，引出的五个通信引脚（CP0～CP4）提供了单端、差分和特殊应用模式等三种网络通信方式。
1.处理器单元
Neuron芯片集成有三个处理器，其中一个用于执行用户编写的应用程序，另外两个完成网络任务。图2示意了Neuron芯片内三个处理器的功能分配及与内部共享存储器区域之间的关系。
（1）MAC处理器是媒体访问控制层处理器。它处理OSI七层网络协议中的1，2层，主要包括驱动通信子系统硬件以及执行冲突回避算法等。MAC处理器使用位于共享存储器中的网络缓冲区与网络处理器进行通信。
（2）网络处理器实现网络协议中的3～6层。它实现网络变量处理、寻址、事务处理、文电鉴别、软件定时器、网络管理和路由等功能。网络处理器通过共享存储器中的网络缓冲区与MAC处理器通信，并采用应用缓冲区与应用处理器进行通信。应用缓冲区也是设置在共享存储器中的。对缓冲区的访问都用硬件信号灯来协调，以便在更新共享数据时消除竞争。
（3）应用处理器一方面执行用户编写的应用程序代码，另一方面执行由用户代码所调用的操作系统服务。大多数应用程序均可采用NeuronC语言来编制，使编程工作真正从繁琐的汇编语言中解脱出来。
2.存储器分配
MC143150的外扩存储器接口总线中，有8位双向数据总线、16位处理器驱动的地址总线以及用于外部存储器存取访问的两个接口信号线R/W和E。总的地址空间为64KB，其中有6KB的地址空间保留在芯片内，剩余的58KB的地址空间供外扩存储器使用。在外扩存储器中，通常用16KB存放固件，其余的42KB用于存放用户程序和数据信息。
3.应用I/O口
具有11个引脚的I/O接口提供有34种编程方式，另外，2个16位定时器/计数器可用于频率和定时I/O。由固件产生的15种软件定时器并不占用应用处理器的运算时间，而由完成网络功能的处理器实现。因此，用户可直接使用软件定时器，不必考虑其具体操作。
Neuron芯片提供的11个I/O引脚（IO0～IO10）可通过编程设定为34种不同的I/O对象，支持电平、脉冲、频率、编码等各种信号模式，有直接I/O对象、定时器/计数器I/O对象、串行I/O对象、并行I/O对象等供用户选择。它们与集成的硬件和固件一起可用于连接马达、阀门、显示驱动器、A/D转换器、压力传感器、热敏电阻、开关量、继电器、可控硅、转速计、其他处理器和调制解调器等，方便了实际应用。表1列举了所有I/O对象的基本类型。
表1I/O对象类型参照表
I/O对象类型注释Bitinput/output位输入/输出Bitshiftinput/output位称输入/输出Byteinput/output字节输入/输出Dualslopeinput双积分输入Edgedivideoutput脉冲沿分离输出Edgeloginput边沿跳变时间间隔序列输入Frequencyoutput频率输出I2Cinput/outputI2C输入/输出Infraredinput远红外输入Leveldetectinput电平监测输入Magcardinput磁卡编码输入Magtracklinput经录入1输入Muxbusinput/output多总线输入/输出Neurowireinput/output神经元接口输入/输出Nibbleinput/output半字节输入/输出Oneshotoutput单稳输出Ontimeinput逻辑电持续时间输入Parallelinput/output并行输入/输出Preiodinput周期输入Pulsecountinput脉冲计数输入Pulsecountoutput脉冲计数输出Pulsewidthoutput脉宽输出Quadratureinput位置码盘输入Serialinput/output串行输入/输出Totalcountinput累加计数输入Touchinput/output触点输入/输出Triacoutput触发输出Triggeredcountoutput计数触发输出Wiegandinput维甘德输入
4.通信口
由CP0～CP4组成的`通信接口，允许工作在单端或差分模式，既可直接驱动，也可外接变压器驱动或外接485总线驱动。传输速率的选择范围为0.6kb/s～1.2Mb/s。
5.附加功能
Neuron芯片具有睡眠/唤醒电路、看门狗定时器和服务引脚等附加功能。
（1）Neuron芯片可以在软件控制下进入低耗的睡眠状态，此时，振荡器系统时钟、通道端口所用的定时器/计数器均关闭。但是，所有的状态信息（包括内部RAM中的内容）都保留，这样可以降低系统功耗。
（2）Neuron芯片中的处理器由三个看门狗定时器保护，主要针对软件错误或存储器错误。若系统软件或应用软件不能周期性地复位些定时器，则整个神经元芯片将被自动复位。在10MHz时钟下，看门狗定时器大约持续0.84s。
（3）Service引脚在芯片固件的控制下，为配置和安装含有芯片的节点时使用。该引脚的可编程上拉电阻由应用软件选择。
二、Neuron固件
Neuron芯片的固件主要包括基于OSI参考模型的LonTalk协议、I/O驱动程序、事件驱动的多任务调试程度以及函数库等部分。其中的LonTalk协议具有通用性，支持多种媒体和多种网络拓扑结构，并提供多种服务。LonTalk协议可使控制信息在各种介质中可靠地传输。表2列出了LonTalk与OSI7层协议之间的比较，以及与Neuron芯片中三个处理器之间的关系。
表2LonTalk与OSI7层协议的比较
层号OSI层次标准服务LON提供的服务处理器7应用层网络应用定义标准网络变量类型应用处理器6表示层数据表示网络变量、外部帧传送网络处理器5会话层远程操作请求/响应、认证、网络管理网络处理器4传送层端对端的可靠传输应答、非应答、点对点、广播、认证等网络处理器3网络层目的地址寻址地址、路由网络处理顺2链路层介质访问和数据组帧帧结构、数据解码、CRC差错检测预测、CSMA磁撞回避、选择优先级、碰撞检测MAC处理器1物理层电气连接介质、电气接口MAC处理器
三、NeuronC语言
NeuronC是基于ANSIC并针对LonWorks分布控制的应用，经优化、加强而成的一种程序设计语言。它增强了对I/O支持、时间处理、报文传递等功能，其扩充部分包括软件定时器、网络变量、显式报文、一个多任务调试、EEPROM变量和杂函数等。NeuronC语言提供的主要特征和支持包括以下内容。
（1）一个内部多任务调度程序：允许程序员以一种自然的方式逻辑地表达由事件引发的并行任务，并可以控制任务执行的优先级。
（2）一个Run-Time函数库：调用时执行事件检查、I/O管理、网络信息的接收和传送、Ueuron的多种控制等。
（3）实现对I/O操作显式的控制：通过对I/O对象的说明来定义标准化Neuron芯片特有的多功能I/O。
（4）新一级对象“网络变量”的说明语句：网络变量作为NeuronC语言的对象，无论何时被赋值，其值都可自动地传遍网络。网络变量的引入和使用了节点间的数据共享。
（5）新语句“when”：定义由事件驱动的任务。
（6）支持显式报文传递：实现对基本LonTalk协议服务的直接访问。
（7）一种对毫秒和秒计时器对象说明的语句：它们在停止计数时将会激活用户定义的任务。
利用NeuronC语言提供的支持，可大大控制网络软件的开发和应用，使开发人员几乎感觉不到在网络环境下编程。
四、应用系统的基本组成
图3所示是基于Neuron芯片的应用系统，一般由下述器件构成。
1.Neuron芯片
它主要用于实现LonTalk协议服务，执行节点中的应用程序。
2.收发器
收发器其实是连接Neuron芯片和通信介质之间的接口，可支持比绞线、电力线、无线射频、光纤及红外等多种介质的通信。由于Neuron固件中含有通信协议，因此，该器件的使用对构建网络环境的应用系统十分方便。
3.应用电路
应用电路是连接Neuron芯片的I/O引脚到诸如传感器、执行器、键盘、显示器等I/O设备所需的电子线路。它需要按照不同的应用要求单独设计。此时，只要通过配置I/O对象和编制NeuronC应用程序，就能控制该应用系统的工作，并实现网络环境的通信功能。
从图3所示的应用系统可知：Neuron芯片的I/O口可通过应用电路输入或输出数据，以与外界接口；借助于Neuron芯片固件中的LonTalk协议支持，Neuron芯片的通信口可通过收发器实现与网上其他应用系统的双向数据通信。Neuron芯片的强大功能和组成应用系统的灵活结构，对组建分布式应用系统无疑是相当方便的。
篇7：FPGA芯片APA150及其应用
FPGA芯片APA150及其应用
摘要：APA150是Actel公司推出的第二代基于Flash的可编程FPGA器件系列ProASICPlus中的一种，非常适合替代ASIC用于航空、消费电子、工业控制、网络和通信市场。文章介绍了APA150的主要特点、内部结构、主要性能参数，给出了APA150在通信系统设计中的应用实例。关键词：APA150FPGAASICFlash
1概述
APA150是Actel公司推出的第二代基于Flash（闪存）的可编程FPGA（FieldProgramableGateArray，现场可编程门阵列）器件ProASICPlus系列中的一种。该系列器件兼具ASIC（专用集成电路）的性能和FPGA的灵活性于一身，因此，可非常经济地替代A-SIC用于航空、消费电子、工业控制、网络和通信市场。ProASICPlus系列产品的主要特点如下：
●系统内可重复编程；
●非易失，采用0．22μm标准CMOS工艺，内置Flash单元，具有安全的非易失代码存储功能，上电即可运行，无需额外配置PROM存储器；
●高度保密，使用者可编程设置多位密钥以阻止外界自行读取或更改器件的配置；
●功耗低?芯片核心电压为2．5V；
●具有与ASIC类似的精细颗粒架构，支持流行的ASIC工具流程，因而可缩短产品上市时间，便于转换到ASIC。
2内部结构和工作原理
APA150主要由逻辑单元块、嵌入式RAM块、I／O块和可编程连线等几个部分构成，块与块之间用不同等级的连接线和Flash开关相连。
逻辑单元是ProASICPlus器件的基本组成单元，用以实现基本的逻辑功能。APA150内部有6144个逻辑单元，每个逻辑单元有三个输入端和一个输出端。通过适当编程配置Flash开关的状态，可将逻辑单元设置成为具有三个输入的、除了异或功能之外的任意逻辑功能块，例如与非门、具有清零或置位端的锁存器或D触发器等。多个逻辑单元互连还可以实现更复杂的逻辑功能。一般的复杂性和随机性设计可在逻辑单元中实现，但为了提高硅片的利用率和器件的性能，一些较为复杂的功能应通过内嵌的随机存储单元来完成。
APA150内嵌16个共36kbits的RAM块（256×9），这些RAM块可以非常方便地实现一些规模不太大的FIFO、双端口RAM等功能。每个RAM块均包含如下3个部分：
（1）数据区；
（2）总线，包括9位输入数据总线（第9位是奇偶极性位）、读和写各8位地址总线和输出数据总线；
（3）读／写控制，读和写可以独立编程配置为同步或异步工作方式，以适应电路设计的灵活性和时序安排。
另外可以根据设计要求级联或堆叠多个RAM块，以得到更大的宽度或深度。因为这些片内存储器的读、写比片外RAM快得多。
I／O块主要用于提供管脚到内部信号线的接口?并负责输入输出的电气特性控制。通过编程配置I／O块可使I／O管脚具有输入、输出、双向缓冲或三态驱动等功能，其内部结构如图1所示。将控制上拉电阻接到每个I／O管脚可以防止器件在非正常工作时管脚出现悬浮；通过控制输出信号的电压摆率可满足低噪声或高转换速度的要求。如将VDDP接到电源，那么，当VDDP为2．5V时，输入电压或输出高电平为2．5V；而当VDDP为3．3V时，输入电压可为2．5V／3．3V，输出电平则与2．5V或3．3V系统兼容。
APA150器件内部遍布一系列四个级别水平和垂直的连接线：其中超高速本地线用于连接相邻逻辑单元；有效长线则可实现远距离和高扇出连接，其长度可以跨越1、2或4个逻辑单元；另外，高速甚长线常用于甚长或甚高扇出连接，它可以跨越整个器件；高性能全局线常用以连接全局管脚到内部的逻辑单元，如分配作时钟、复位的管脚等。
诸多连接线与逻辑单元或其它块的连接状态由上电即可在系统内编程的Flash开关来决定，其结构如图2所示。其中，浮动栅的作用是通过充电或放电来设定连接两个金属线路之间的开关状态。由于可编程器件或开关器件未发生任何物理变化，因此通过材料分析探测不到任何结果。发生变化的只有浮动栅的电子数，因此，基于Flash的APA150比采用其它工艺（如反熔丝）的FPGA更难以反求和复制。
3管脚功能和主要参数
3．1管脚功能
APA150的封装形式有100脚TQFP（薄型四方扁平封装）、208脚PQFP（塑料方型扁平式封装）、456脚PBGA（塑料球栅阵列封装）以及144、256脚FBGA（微间距球栅阵列）封装等形式。使用时可根据所设计的系统选择适当的封装。下面以100脚的TQFP为例介绍其管脚功能，具体如表1所列。
表1APA150的管脚功能
管脚名管脚号
管脚描述
VDD17,37,68,89接2.5V，作为芯片电源VDDP26,39,40,76,87,100接2.5V或3.3V，作为I/O驱动电压I/O2～8,18～24,27～36,41～46,
57～59,69～74,77～85,90～99可用作输入、输出、三态或双向缓冲，作输入、输出时兼容TTL和CMOS电平，不用的输入管脚应接上位电阻GL11,16,60,65全局管脚，可作为低时滞时钟或其它全局信号输入，也可以作为普通I/O使用NPECL13,63除了标准I/O口，APA150芯片还提供低电压正射极耦合逻辑（LVPECL）标准的差分I/O接品，NPECL、PPECL分别为负、正极性输入，二者比较的`结果将送给内部锁相环。不用时空接PPECL15,61TMS49测试模式选择，用于控制边界扫描电路TCK47测试时钟，同时是边界扫描的时钟输入（最大为10MHz）TDI48测试数据输入，作为边界扫描的串行输入TDO54测试数据输出，作为边界扫描的串行输出TRST55测试复位输入，作为边界扫描的异步复位端，低电平有效RCK56运行时钟，编程时用来取代不可靠的TCKVPP52编程器电源，范围是0～16.5V，也可以空接，Actel推荐空接或连接至VDDPVPN53编程器电源，范围是0～-13.8V，也可以空接，Actel推荐空接或接地AVDD14,62内部锁相环电源脚，接2.5V电压，它与地之间应有一个合适的去耦电容以减小噪声；不用内部锁相环时该管脚空接AGND12,64内部锁相环地端GLMA10,66多元全局管脚，可用此管脚作为内部锁相环需要外部环回时的输入，另外也可以作为普通I/O使用GND1,9,25,38,40,51,67,75,86,88接地
3．2主要参数
ProASICPlus系列共有七种产品，其密度从75000到1百万系统门。其中APA150的主要特点如下：
●具有150000个系统门，逻辑单元为6144个；
●内嵌36kB的双端口SRAM的2个锁相环?PLL?内核；
●最大支持242个用户I／O?I／O电压有3．3V和2．5V两种可供选择；
●支持3．3V、32bits、50MHz的PCI总线，系统时钟最高频率为32MHz；
●工作温度：民用温度范围为0～70℃，工业级温度范围为－40～85℃。
4应用实例
图3是笔者以APA150为核心器件设计的CAN总线复接系统。CAN（ControllerAreaNetwork，控制器局域网）是一种多主方式的串行通讯总线，在工业系统中具有广泛的应用。但是它的直接通信距离和通信速率是一对矛盾。本系统借助FPGA／VHDL技术，把15路125kbps的CAN信号复接成2．048Mbps的E1信号，从而利用现有的时分复用通信线路或光纤实现了高速、远距离传输。
PCA82C250是CAN总线的物理接口芯片。16－bit电平转换芯片74LCX16245用于实现15路、5VCAN信号与APA150器件的3．3V输入／输出间的相互转换。APA150则用于完成2MHz的E1信号与15路CAN信号间的分接和复接。而MC100LVELT22与MC100LVELT23则用于实现APA150的低压TTL信号与3．3V低压PECL信号间的转换。光电转换器件采用C－13－155－T3－SSC3B，这是一个3．3V、155MHz、单模光纤收发一体模块。本系统采用基于EDA技术的自顶向下（TOP－DOWN）的设计方法。本设计所采用的工具是Actel公司的集成设计环境LiberoV2．2，它支持VHDL、Verilog语言的顶层设计，同时支持原理图、状态机及流程图等输入，而且还集成了业界领先的设计工具，如仿真和设计验证软件ModelSim、综合软件Synplify、布放软件DesignerR1－2002等。
本系统的核心器件采用基于Flash的APA150。与SRAM工艺的FPGA相比，APA150具有如下优点：
（1）成本低，APA150的价格低于8美元，而且由于APA150具有非易失性，因此不需要用于存储编程数据的PROM，从而节约了成本；
（2）安全性高，一经编程锁定就难以反求，而SRAMFPGA易于复制，安全性不足；
（3）功耗低，其功耗仅是基于SRAM的FPGA产品的1／3到1／2。
与ASIC相比，本系统的研制周期较短，设计成本亦较低，而且具有可重复编程性，因而大大提高了设计的灵活性。
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